Chisel - это альтернатива классическим языкам описания аппаратных средств (HDL), таким как Verilog и VHDL. Мой опыт работы с Verilog и его распространенность как в промышленности, так и в научных кругах показывают, что это хорошо развитый зрелый язык.
Может ли кто-то, кто использовал Chisel в течение некоторого времени, поделиться своим опытом и помочь объяснить полезность Chisel по сравнению с классическими HDL?
До сих пор, будучи студентом, изучающим дизайн IC, я включал в себя:
- Verilog является доминирующим в отрасли и имеет широкую поддержку моделирования
- Долото не поддерживает все конструкции, которые Verilog имеет, например, аналоговые элементы
- Параметризация долота обеспечивает эквивалентные возможности для Verilog