Могу ли я использовать в VHDL нечто похожее на C-Sourcecode-Macros __DATE__
и __TIME__
сделать время компиляции доступным в FPGA как своего рода штамп времени версии?
В качестве → > new-comer < < для VHDL Я хочу изменить следующий существующий код, который помещает дату с жесткой кодировкой в регистр FPGA. Я всегда должен помнить об изменении значений перед компиляцией. Было бы проще, если это будет сделано автоматически. Могу ли я также включать часы/минуты/секунды?
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
ENTITY Datum2 IS
PORT
(
Day :OUT std_logic_vector(4 downto 0);
Month :OUT std_logic_vector(3 downto 0);
Year :OUT std_logic_vector(4 downto 0)
);
END Datum2 ;
ARCHITECTURE rtl OF Datum2 IS
BEGIN
-- "08.08.0013"
Day <= conv_std_logic_vector(8, 5);
Month <= conv_std_logic_vector(8, 4);
Year <= conv_std_logic_vector(13, 5);
END ARCHITECTURE rtl;